Conceptes bàsics de panys en electrònica digital

En electrònica digital , un pestell és un tipus de circuit lògic , i també es coneix com a bistable-multivibrador . Com que té dos estats estables, és a dir, actiu alt i actiu baix. Funciona com un dispositiu d’emmagatzematge mantenint les dades a través d’un carril de retroalimentació. Emmagatzema 1 bit de dades sempre que l’aparell estigui activat. Un cop s'hagi declarat l'habilitació, el tancament instantani pot canviar les dades emmagatzemades. Prova constantment les entrades un cop activat el senyal d’habilitació. El funcionament d'aquests circuits es pot fer en 2 estats basant-se en que el senyal d'activació sigui alt o baix. Quan el circuit de tancament es troba en un estat actiu alt, els i / ps són baixos. De la mateixa manera, quan el circuit de tancament és llavors un estat actiu baix, aleshores els dos i / ps són alts.

Diferents tipus de pestells

Els pestells es poden classificar en diferents tipus que inclouen SR Latch, Pany S-R tancat , D pestell , Gated D Latch, JK Latch i T Latch.

SR Latch

An Pestell SR (Set / Reset) és un aparell asíncron i funciona per separat per als senyals de control, depenent de les entrades d'estat S i R. A continuació es mostra el pany SR que utilitza portes 2-NOR amb connexió de bucle creuat. Aquests pestells es poden construir amb Portes NAND també, però, les dues entrades s’intercanvien i es cancel·len. Per tant, s’anomena SR’-latch.

SR Latch

Sempre que es dóna una entrada alta a la línia S del pestell, la sortida Q augmenta. En el procés de retroalimentació, la sortida Q es mantindrà alta quan l’entrada S baixi una vegada més. D’aquesta manera, el pestell funciona com un dispositiu de memòria.

Igualment, es dóna una entrada alta a la línia R del pestell, després la sortida Q baixa (i Q ’alta), llavors la memòria del pestell es restablirà efectivament. Quan les dues entrades del tancament són baixes, es manté en el seu estat de configuració anterior o de restabliment. El taula de transició d'estats o taula de veritat del tancament SR es mostra a continuació.

Quan les dues entrades són altes alhora, hi ha problemes: s’està indicant que simultàniament es generin Q + Q elevades. Això genera una condició de carrera al circuit, ja sigui que el xanclet aconsegueix alguna cosa en alterar-se primer, respondrà a l’altre i es declara . Preferiblement, tots dos Portes lògiques són iguals i el dispositiu es trobarà en condicions indefinides durant una etapa indefinida.

Pany SR tancat

En alguns casos, pot ser popular demanar quan el pestell es pot bloquejar o no. La simple extensió d'un fitxer Pestell SR no és res més que un tancament SR tancat . Ofereix una línia Habilita que hauria de ser elevada abans de poder bloquejar la informació. Tot i que és necessària una línia de control, el pestell no és síncron a causa de les entrades que poden alterar la sortida fins i tot enmig d'un pols d'activació.

Pany SR tancat

Quan l’entrada d’un Habilitat és baixa, l’o / ps de les portes també ha de ser menor, per tant, les sortides Q & Q es mantenen bloquejades cap a la informació anterior. Simplement quan l’activació i / p és alta podeu canviar la posició del pestell, tal com es mostra al formulari tabular. Tal com s’indica la línia d’habilitació, un tancament SR tancat és igual en el procés cap a un tancament SR. De vegades, una línia d'habilitació és un senyal CLK, però és un estroboscòpic de lectura / escriptura.

D Pany

El tancament de dades és una fàcil expansió al tancament SR tancat que elimina la possibilitat d’estats d’entrada inacceptables. Com que el tancament SR tancat ens permet fixar la sortida sense emprar les entrades de S o R, podem eliminar una de les entrades / sortides controlant les dues entrades amb un controlador oposat. Eliminem una entrada i la convertim automàticament en oposada a l’entrada residual.

D Pany

El D-Latch emet l'entrada de la D quan la línia Enable és alta, en cas contrari, la sortida és qualsevol que fos l'entrada D cada vegada que l'entrada Enable va ser alta per última vegada. Aquesta és la raó per la qual es coneix com un pestell transparent. Quan s’indica Habilitar, el tancament es diu transparent i els senyals s’estenen directament a través d’ell, ja que si no hi és.

Pany D tancat

A tancament D tancat es dissenya simplement canviant un pany SR tancat, i l'únic canvi en el pany SR tancat és que l'entrada R s'ha de modificar per invertir S. El pany tancat no es pot formar a partir de SR-Patch mitjançant NOR es mostra a continuació.

Pany D tancat

Sempre que l’activació CLK d’una altra manera és alta, el bloqueig o / p es troba a l’entrada del D. De la mateixa manera, quan el CLK és baix, la sortida D i / p per a l’habilitació final alta és la sortida.

El circuit del pestell no experimentarà en absolut un estat de carrera, ja que l’única entrada D que s’inverteix per oferir-la a les dues entrades. Per tant, no hi ha possibilitat d’un estat d’entrada similar. Per tant, el circuit de tancament D es pot utilitzar de forma segura en diversos circuits.

JK Latch

Els dos Pestell JK , així com el pestell RS, és similar. Aquest pestell comprèn dues entrades, és a dir, J i K, que es mostren al següent diagrama de portes lògiques. En aquest tipus de pestell, aquí s’ha eliminat l’estat poc clar. Quan les entrades de tancament JK siguin elevades, la sortida es commutarà. L'única diferència que podem observar aquí és la retroalimentació de la sortida cap a les entrades, que no està present al tancament RS.

JK Latch

T Pany

El T pestell es pot formar sempre que es cortin les entrades de tancament JK. La funció de T Latch serà així quan l’entrada del pestell sigui alta, i llavors la sortida es commutarà.

T Pany

Avantatges dels pestells

El avantatges dels pestells inclou el següent.

• El disseny dels pestells és molt flexible quan es compara amb FF (xancles)
• Els panys utilitzen menys energia.
• El rendiment del tancament en el disseny del circuit d’alta velocitat és ràpid, ja que són asíncrons dins del disseny i no cal cap senyal CLK.
• La forma del pestell és molt petita i ocupa menys superfície
• Si l'operació del circuit basat en latch no s'acaba en un temps establert, demanen el temps necessari a un altre per completar l'operació
• Els pestells donen un rellotge agressiu quan es contrasta amb circuits de xancles .

Inconvenients dels pestells

El desavantatges dels pestells inclou el següent.

• Hi haurà la possibilitat d’afectar l’estat de la cursa, de manera que són menys esperats.
• Quan un pestell és sensible al nivell, hi ha una possibilitat de metaestabilitat.
• Analitzar el circuit és difícil a causa de la propietat del nivell sensible.
• El circuit es pot provar mitjançant un programa CAD addicional

Aplicació de panys

El aplicacions de panys inclou el següent.

• Generalment, els latch s’utilitzen per mantenir les condicions dels bits per codificar nombres binaris
• Els panys són elements d’emmagatzematge de bit únic que s’utilitzen àmpliament en informàtica i emmagatzematge de dades.
• Els panys s’utilitzen en circuits com el tancament de potència i el rellotge com a dispositiu d’emmagatzematge.
• Els tancaments D són aplicables per a sistemes asíncrons, com ara els ports d’entrada o sortida.
• Els tancaments de dades s’utilitzen en sistemes bifàsics síncrons per reduir el recompte de trànsit.

Per tant, es tracta d’una visió general dels pestells. Aquests són els elements bàsics per a circuits seqüencials . El disseny d'això es pot fer mitjançant portes lògiques. El seu funcionament depèn principalment de l'entrada d'una funció d'activació. Aquí teniu una pregunta, quins són els dos estats de treball dels pestells?